|
|
Устройство для сравнения и вычисления обратной величиныСОДЕРЖАНИЕ Стр. ВВЕДЕНИЕ 3 1. ТЕХНИЧЕСКОЕ ЗАДАНИЕ НА УСТРОЙСТВО 5 2. ОПИСАНИЕ СХЕМЫ ЭЛЕКТРОЧЕСКОЙ СТРУКТУРНОЙ 6 3. ОПИСАНИЕ СХЕМЫ АЛГОРИТМА ВЫПОЛНЕНИЯ ОПЕРАЦИЙ 13 4. ОПИСАНИЕ СХЕМЫ ЭЛЕКТРИЧЕСКОЙ ФУНКЦИОНАЛЬНОЙ 14 5. ОПИСАНИЕ СХЕМЫ ЭЛЕКТРИЧЕСКОЙ ПРИНЦИПИАЛЬНОЙ 18 6. РАСЧЕТНАЯ ЧАСТЬ 21 ЗАКЛЮЧЕНИЕ 22 СПИСОК ЛИТЕРАТУРЫ 23 ВВЕДЕНИЕ Вычислительные устройства состоят из элементарных схем, преобразующих электрические сигналы или хранящих числовую или логическую информацию. Элементы относятся к логическим, если электрическое преобразование ими сигналов приводит к изменению их логического содержания. Если элементы выполняют только электрическое преобразование сигналов без изменения их логического содержания, то их относят к усиливающим или преобразующим. Функции хранения сигналов выполняют элементы памяти. Основные преобразования сигналов, приводящие к получению конечного результата вычислений, выполняют логические элементы. Они выполняют функции конъюнкции, дизъюнкции, отрицания. Использование элементов, производящих физические преобразования, вызвано тем, что при построении любой части вычислительного устройства необходимо, чтобы сигнал с выхода одного элемента можно было использовать в качестве входного сигнала другого элемента. Современные интегральные микросхемы содержат в одном корпусе наборы различных элементов, объединенных внутри в схемы, представляющие собой законченные функциональные узлы: счетчики, регистры, дешифраторы, арифметическо-логические устройства. При этом выводы микросхемы есть входы и выходы этих функциональных узлов, а не отдельных элементов. Логические элементы разделяются на комбинационные и последовательностные. В комбинационных схемах выходной сигнал является только функцией входных сигналов, присутствующих на входах в тот же момент времени. В последовательностных схемах выходной сигнал зависит не только от входных сигналов, но и от внутреннего состояния элемента предшествовавшего действию входных сигналов. Запоминающие элементы делятся на две группы. Первую группу составляют элементы, в которых двум значениям двоичной переменной соответствуют два различных электрических состояния элемента. Время записи информации определяется временем переключения электрического состояния элемента. Вторую группу составляют элементы, в которых запись и считывание информации связаны с изменением их магнитного или какого-либо другого физического состояния. Кодирование двоичной информации осуществляется тремя способами: потенциальным импульсным и импульсно-потенциальным. При потенциальном способе переменным 0 и 1 соответствуют высокий и низкий уровни напряжения, при этом сигнал сохраняет неизменным свое значение на время не менее одного периода следования сигналов синхронизации. При импульсном способе одному значению двоичной переменной соответствует сигнал одной полярности, а другому сигнал противоположной полярности или единице двоичной переменной соответствует импульс, а нулю его отсутствие. При импульсно-потенциальном способе кодирования двоичные сигналы в одних элементах (запоминающих) кодируются потенциалами, а в других (логических) - импульсами. К основным параметрам интегральных схем (ИС) относятся: мощность потребления, уровни выходных напряжений, время задержки распространения сигнала, статистическую помехозащищенность и др. ТЕХНИЧЕСКОЕ ЗАДАНИЕ НА УСТРОЙСТВО Требуется разработать устройство для сравнения и вычисления обратной величины для чисел в плавающем формате - мантисса: 24 разряда в дополнительном коде, порядок 8 разрядов в смешанном дополнительном коде. Необходимо достижение максимального быстродействия и сокращение объема аппаратуры. ОПИСАНИЕ СХЕМЫ ЭЛЕКТРИЧЕСКОЙ СТРУКТУРНОЙ Разрабатываемое устройство разделяется на две части: операционный автомат (АО) и управляющий автомат (УА). Операционный автомат состоит из регистров сумматоров и других узлов, производящих прием из внешней среды и хранение данных, их преобразование и выдачу во внешнюю среду результата преобразования. Выдачу в управляющий блок и внешнюю среду оповещающих сигналов о знаках и особых значениях операндов, их отдельных разрядов, особых значениях промежуточных и конечных результатов операции. Процесс работы устройства обработки цифровой информации состоит из последовательности тактовых интервалов, в которых операционный блок производит определенные элементарные операции преобразования слов. Операционный блок выполняет некоторый набор элементарных преобразований информации, таких как передача слова из одного регистра в другой, взятие обратного кода, сдвиг и др. Выполнение операций вызывается поступлением в операционный блок соответствующих управляющих сигналов. За один тактовый интервал выполняется одна микрооперация, приводимая в действие одним управляющим сигналом. В один такт может поступать несколько управляющих сигналов, образующих микрокоманду, вызывая параллельное выполнение нескольких микроопераций. Управляющий автомат вырабатывает последовательность управляющих сигналов, вызывающих в операционном автомате нужную последовательность микроопераций. Последовательность управляющих сигналов определяется сигналами кода операции, поступающими в управляющий автомат извне, и сигналами, зависящими от операндов и промежуточных результатов преобразований. Для выполнения какой-либо операции необходим набор последовательных микрокоманд, обеспечивающих выполнение данной операции - микропрограмма. Работа вычислительного устройства задается набором реализуемых в нем микропрограмм. Вычисление обратной величины числа может быть реализована при помощи деления единицы на это число. Операция деления в вычислительных устройствах сводится к выполнению последовательности вычитания делителя сначала из делимого, а затем из образующихся в процессе деления частичных остатков и сдвига частичных остатков. Выполнить деление можно двумя основными способами. Деление с неподвижным делимым и сдвигаемым вправо делителем. При этом способе делимое X заносится в регистр РгХ , а делитель Y - в старшие разряды регистра Рг1Y. Делитель сдвигается вправо путем косой передачи из Рг1Y в Рг2Y и прямой передачи из Рг2Y в Рг1Y. Вычитание делителя выполняется подсуммированием дополнительного кода делителя. Цифры частного Z, определяемые по знаку частичных остатков, фиксируются в регистре Рг1Z путем последовательного занесения их в младший разряд Рг1Z и сдвига содержимого Рг1Z с помощью косой передачи в Рг2Z и прямой из Рг2Z в Рг1Z. Недостатком такого арифметически-логического устройства является двойная длина сумматора и его регистров Деление с неподвижным делителем и сдвигаемым влево делимым. Этот способ позволяет строить арифметически-логические устройства с сумматором одинарной длины. В этом случае неподвижный делитель Y хранится в регистре РгY, а делимое Х, сдвигаемое влево относительно Y, находится в двух регистрах: старшие разряды Х - в Рг1Х, а младшие - в Рг2Х. Деление начинается со сдвига влево делимого Х путем косой передачи его в РгСм и Рг3Х и соответствующих прямых передач в Рг1Х и Рг2Х. Далее на вход сумматора подается сдвинутое влево делимое, образуется частичный остаток путем подсуммирования дополнительного кода делителя, и очередная цифра частного заносится в освободившийся при сдвиге Х разряд Рг2Х. Арифметически-логическое устройство такого типа широко используется при делении. Деление чисел с плавающей запятой выполняется по формуле Z = SPxqx/SPyqy = S(Px -Py)qx/qy = SPzqz , (1) где qx = 0,1- мантисса делимого, qy - мантисса делителя, SPx = 10. При делении чисел с плавающей запятой мантисса частного равна частному от деления мантиссы делимого на мантиссу делителя, порядок частного - разности порядков делимого и делителя. Частное нормализуется, и ему присваивается знак плюс, если делимое и делитель имеют одинаковые знаки и знак минус, если разные. Если делимое равно 0, то в частное может быть записан 0 без выполнения деления. Если при вычитании порядков образовалось переполнение с положительным знаком или если делитель равен 0, то деление не производится и формируется сигнал прерывания. При делении нормализованных чисел с плавающей запятой может оказаться, что мантисса делимого больше мантиссы делителя, и мантисса частного образуется с переполнением. Для устранения этого явления перед делением мантисс нарушают нормализацию делителя сдвигом на разряд влево. Деление мантисс обычно выполняется методом без восстановления остатка аналогично делению целых чисел. Отличие в том, что делимое берется такой же длины, как и делитель. После сдвигов влево частичных остатков освобождающиеся разряды всегда заполняются 0 и деление можно выполнять в точности так же, как деление целых чисел. Отдельные операционные блоки и соответствующие наборы микроопераций объединяются в один многофункциональный операционный блок. В многофункциональных арифметически-логических устройствах выполняются арифметические и логические операции над числами с фиксированной и плавающей запятой, десятичными цифрами и алфавитно-цифровыми полями выполняются обычно по одним и тем же схемам. При выполнении деления чисел с плавающей запятой используются сумматор См, регистры Рг1 и Рг2 для приема делителя и делимого, регистры РгА и РгВ для хранения смещенных порядков делителя и делимого и для хранения мантиссы делителя и частичного остатка при получении мантиссы частного, счетчик Сч1 для хранения смещенного порядка частного, регистры Рг2 и Рг2 для хранения цифровых разрядов мантиссы частного, триггеры знаков делимого и делителя ТгЗн1 и ТгЗн2. Операция сравнения двух чисел реализуется при помощи схемы сравнения, включенной в схему. Команды и операции выполняемые в операционном блоке, задаются микропрограммой и реализуются за несколько тактов, в каждом из которых выполняется одна или несколько микроопераций. Время необходимое для выполнения одной микрооперации называется тактом цифрового устройства. Для реализации команды, операции или процедуры необходимо на управляющие входы операционного блока подать последовательность управляющих функциональных сигналов. Каждый управляющий сигнал поступает в начале некоторого такта на соответствующий вход арифметически-логического устройства, вызывая в этом такте выполнение в ОА определенной микрооперации. Управляющие автоматы разделяются на два типа. Управляющий автомат с жесткой, или схемной, логикой. Для каждой операции, задаваемой, например, кодом операции команды строится набор комбинационных схем, которые в нужных тактах возбуждают соответствующие управляющие сигналы. Управляющий автомат с хранимой в памяти логикой. Каждой выполняемой в операционном устройстве операции соответствует набор хранимых в памяти микрокоманд, содержащая каждая информацию о микрооперациях, подлежащих выполнению в течение одного машинного такта, и указание, какая должна быть выбрана следующая микрокоманда. Последовательность микрокоманд, выполняющих одну машинную команду или отдельную процедуру, образует микропрограмму. Обычно микропрограммы хранятся в специальной управляющей памяти (УП). Микропрограммное управление является наиболее распространенным методом построения управления. Работу такого управляющего автомата можно представить следующим образом. Серия синхросигналов определяет такты работы автомата, значение синхросигнала равное 1 выделяет такт, а 0 паузу между тактами. Если в такте (t - 1) в регистр РгАМк занесены входные переменные U(t - 1) - двоичные оповещающие сигналы, Z(t - 1) - двоичный код операции и код состояния автомата Q(t - 1). Тогда в паузе перед тактом t при значении синхросигнала ровном 0 на РгАМк эти значения сохраняются и из УП выбираются коды V(t), которые зависят от входных переменных и кода состояния автомата. Эти коды заносятся в РгМк, и одновременно происходит изменение значений входных сигналов. После возникновения синхросигнала равного 1, задающего такт t, в РгМк хранятся сформированные коды V(t) и Q(t), при этом сигналы V(t) используются для задания микроопераций, а код Q(t) переносится в РгАМк, после этого цикл работы автомата повторяется. Управляющая память может быть двух типов: постоянная и с произвольным обращением. Адрес микрокоманды формируется специальной комбинационной схемой формирования адреса микрокоманды СхФАМк. Управляющие автоматы с хранимой в памяти логикой различаются по способу формирования управляющих сигналов. Различают горизонтальное, вертикальное и смешанное микропрограммирование. При горизонтальном микропрограммировании каждому разряду операционной части микрокоманды ставится в соответствие определенный управляющий сигнал. Операционная часть микрокоманды содержит m разрядов, где m - общее число микроопераций. В одном такте могут одновременно выполняться любой набор микроопераций. Недостаток этого метода заключается в том, что требуется большая длина микрокоманды. При вертикальном микропрограммировании микрооперация определяется двоичным кодом, содержащимся в операционной части микрокоманды, при этом отдельный код задает отсутствие микрооперации. В этом случае требуются сложные дешифраторы на большое количество микроопераций, в каждой микрокоманде указывается одна микрооперация, из-за чего увеличивается длина микропрограмм. При смешанном микропрограммировании сочетаются горизонтальное и вертикальное микропрограммирование, множество микроопераций разбивается на подмножества Наиболее часто используемым является горизонтально-вертикальный способ кодирования. При горизонтально-вертикальном микропрограммировании подмножества Vl кодируются горизонтальным, а микрооперации внутри каждого из подмножеств - вертикальным способом. Каждому подмножеству Vl выделяется отдельное поле в операционной части микрокоманды, ml - число микроопераций, представляемых в поле l. ОПИСАНИЕ СХЕМЫ АЛГОРИТМА ВЫПОЛНЕНИЯ ОПЕРАЦИЙ Наиболее часто в вычислительных устройствах используется алгоритм деления с неподвижным делителем без восстановления остатка. Из предварительно сдвинутого в сторону старших разрядов делимого вычесть делитель. Остаток увеличить вдвое сдвигом влево. Если остаток положительный, то делитель вычесть из остатка, а если отрицательный, то делитель сложить с остатком. Если полученный остаток положительный, то цифре частного присвоить значение 1, если отрицательный, то цифре частного присвоить значение 0. Повторить действия с п.1, в которых место делимого занимает полученный остаток. На i-ом шаге: Xi = Xi-1 - Y?2-i , если Xi ? 0, то Zi = 1 и переход к следующему шагу; если Xi < 0, то Zi = 0 и восстановление остатка; Xi-1 = Xi +Y?2-i ; X - делимое; Y - делитель; Z - частное. 4. ОПИСАНИЕ СХЕМЫ ЭЛЕКТРИЧЕСКОЙ ФУНКЦИОНАЛЬНОЙ Для построения арифметических узлов используются арифметическо-логические устройства (АЛУ). Арифметичско-логическое устройство выполняет арифметические операции и 16 логических операций. Выбор одной из арифметических или логических операций задается кодом. Логические операции над операндами выполняются поразрядно. Основной арифметической операцией, выполняемой вычислительным устройством является операция суммирования двух n-разрядных кодов. При выполнении арифметических операций АЛУ представляет собой 4-х разрядный сумматор с параллельным переносом. Суммирование во всех разрядах, начиная с младшего происходит по единым правилам. В каждом i-ом разряде осуществляется сложение xi + yi +pi-1, где pi-1 - перенос из младшего i - 1-го в старший i-й разряд. Результат представляется кодами суммы Si и переноса pi. Схемы одноразрядных сумматоров характеризуются временем задержки распространения переноса tзд.р, объемом оборудования, оцениваемым числом входов используемых логических схем для построения. На основе одноразрядных сумматоров строятся n-разрядные сумматоры. Для получения АЛУ более высокой разрядности возможно последовательное включение трех 4-х разрядных АЛУ. К АЛУ относится микросхема К155ИП3, которая может работать в режимах положительной логики и отрицательной логики. Операция суммирования в данной микросхеме выполняется с одновременным переносом. Схема этого АЛУ реализована на одном кристалле, в ней использовано 5 инверторов, 33 схемы И с числом входов 2-4, 13 схем ИЛИ-НЕ с числом входов 2-4, 2 схемы И-НЕ, 8 схем ?. Код результата любой логической или арифметической операции появляется на выходе через 24 нс. Распространение переноса от Рвх до Ргр происходит за 10,5 нс., tзд.р. сигнала от xi, yi до Р и ? равна 15 нс, tзд.р. от xi, yi до Ргр равна 23 нс, tзд.р. сигнала от Рвх до Fi равна 12 нс. На основе такой микросхемы можно построить устройство для изменения знака числа и деления числа с нужным количеством разрядов с последовательным переносом между разрядами. В задании 24 разряда. Быстродействие этого устройства: tS = tзд.р.от xi, yi доРгр + tзд.р. от Рвх до Ргр(n/4 -2) + tзд.р. от Рвх до Fi =23 + 10,5*6 + 12 = 98 нс. Для создания сумматоров с одновременным многоступенчатым переносом служит микросхема К155ИП4 - схема ускоренного распространения переноса для арифметического узла. Эта четырехразрядная микросхема реализована на 13 схемах И, одном инверторе, двух схемах ИЛИ и трех схемах ИЛИ-НЕ. Временные параметры микросхемы от любого входа до любого выхода равны 22 нс. На основе микросхем К155ИП3 и К155ИП4 можно построить 16-ти разрядное устройств, а на основе 16-ти разрядного АЛУ устройство на 64 разряда. Быстродействие такого АЛУ: tS=tзд.р.от xi, yi доР,?(К155ИП3)+2tзд.р.max(К155ИП4)+tзд.р. от Рвх до Fi (К155ИП3)= = 15 + 2*22 + 12 = 71 нс . Таким образом быстродействие АЛУ с параллельным переносом выше чем с последовательным. Так как в задаче требуется достижение максимального быстродействия при построении устройства лучше выбрать такую схему. Те же функции выполняют микросхемы К500ИП181 и К500ИП179. Их временные параметры: для К500ИП179 tзд.р. от xi, yi до выходов Fi равно 3-4 нс. Для микросхемы К500ИП181 распространение переноса от входа Рвх до выхода Ргр равно 3,1 нс, время tзд.р. от входов xi, yi до выходов Р и ? равно 5 нс, время tзд.р. от входов xi, yi до выхода Ргр равно 5 нс. Быстродействие АЛУ на 64 разряда построенного с одновременным многоступенчатым переносом на этих микросхемах можно получить по формуле: tS = tзд.р. от xi, yi до Р, ? (К500181) + 2tзд.р.max(К500179) + + tзд.р. от Рвх до Ргр(К500181) + tзд.р. от Рвх до Fi (К500181) = 3,1 + 2*4 + 5 + 5 = 21,1 нс . Из формулы видно, что быстродействие устройства построенного на микросхемах К500ИП181 и К500ИП179 выше чем на микросхемах К155ИП3 и К155ИП4 поэтому их необходимо использовать при построении АЛУ. На функциональной схеме арифметическо-логическое устройство на 64 разряда с одновременным многоступенчатым переносом построенное на 16-ти разрядных АЛУ. Применяются микросхемы К500ИП181 и К500ИП179. Функции, выполняемые микросхемой К500 в режиме положительной логики приведены в таблице 1. Таблица 1. Код управляющих сигналов M=1 М=0 Е3 Е2 Е1 Е0 Логические функции Арифметические операции 0 0 0 0 xi 0 0 0 1 xi + 0 0 1 0 xi + 0 0 1 1 1 xi·2 0 1 0 0 + 0 0 1 0 1 + () 0 1 1 0 0 1 1 1 xi +() 1 0 0 0 () + 0 1 0 0 1 xi - yi -1 1 0 1 0 yi () + () 1 0 1 1 xi + () 1 1 0 0 0 -1 1 1 0 1 - 1 1 1 1 0 - 1 1 1 1 1 xi xi - 1 5. ОПИСАНИЕ СХЕМЫ ЭЛЕКТРИЧЕСКОЙ ПРИНЦИПИАЛЬНОЙ Микросхемы К500ИП179 и К500ИП181 являются микросхемами на основе эмиттерно-связанной логики (ЭСЛ). Микросхемы ЭСЛ-типа являются самыми быстродействующими схемами на основе кремния, выпускаемыми отечественной промышленностью. Высокое быстродействие обусловлено тем, что в этих элементах транзисторы работают в ненасыщенном режиме. Уменьшение времени задержки распространения достигается также в результате малого перепада выходного напряжения, но это влечет за собой малое значение помехоустойчивости. Высокие технико-экономические показатели ЭСЛ ИС К500 определяют выбор этой серии в качестве основной элементной базы разрабатываемых устройств. Базовый логический элемент К500 выполняет одновременно две функции: 2ИЛИ-НЕ и 2ИЛИ. Электрическая схема состоит из трех цепей: токового переключателя, источника опорного напряжения и выходных эмиттерных повторителей. Токовый переключатель построен на транзисторах VT1 - VT5 и резисторах R1 - R7 и представляет собой дифференциальный усилитель, работающий в режиме ключа. Токовый переключатель предназначен для усиления входных сигналов, формирования парафазных выходных сигналов и обеспечения требуемой помехоустойчивости схемы. Выходные эмиттерные повторители, выполненные на транзисторах VT7, VT8, служат для усиления выходных сигналов и смещения уровней по напряжению с целью обеспечения совместимости ЭСЛ ИС по входу и выходу. Источник опорного напряжения, выполненный на транзисторе VT6, термокомпенсирующих диодах VD1, VD2, резисторах R8 - R10, предназначен для обеспечения токового переключателя заданным опорным напряжением. Базовый логический элемент работает таким образом. При подаче на входы схемы напряжения низкого уровня входные транзисторы VT1 - VT4 закрыты, транзистор VT5 открыт, так как напряжение на его базе выше, чем на базе выше, чем на базах входных транзисторов. Электрический ток, протекающий через R7 и открытый транзистор VT5, создает падение напряжения на резисторе R2. Соотношение сопротивлений резисторов R7 и R2 выбирается таким образом, чтобы с учетом тока из базы транзистора VT7 в коллекторном узле 3 напряжение было порядка - 0,9В. Транзисторы VT7 и VT8 всегда открыты, так как работают постоянно в активном режиме. При подаче хотя бы на один вход ЛЭ напряжения высокого уровня -0,9В входной транзистор открывается и весь ток токового переключателя протекает через R1, открытый входной транзистор и R7. В эмиттерном узле 1 устанавливается напряжение порядка - 1,65 В, которое закрывает транзистор VT5. Состояние выходов схемы изменяется: на прямом выходе (ИЛИ) формируется напряжение низкого уровня -0,9 В, а на инверсном выходе (ИЛИ-НЕ) - напряжение высокого уровня - 1,7 В. Микросхема может работать в отрицательной и положительной логике. В отрицательной логике логический элемент выполняет функцию И на прямом выходе и функцию И-НЕ - на инверсном. В положительной логике осуществляются функции ИЛИ/ИЛИ -НЕ. В общей шине 1 ток практически постоянный, в общей шине 2 - импульсный. 6. РАСЧЕТНАЯ ЧАСТЬ Расчет основных параметров спроектированного устройства: - длительность такта ? = tзд.р. от xi, yi до Р, ? (К500181) + 2tзд.р.max(К500179) + + tзд.р. от Рвх до Ргр(К500181) + tзд.р. от Рвх до Fi (К500181) = = 3,1 + 2*4 + 5 + 5 = 21,1 нс ; - потребляемая мощность Рср.= 25мВт; - помехоустойчивость 125 мВ. ЗАКЛЮЧЕНИЕ Настоящая работа посвящена разработке устройства для сравнения и вычисления обратной величины. В работе рассмотрены структурные схемы устройства, управляющего автомата, операционного автомата. Дано описание алгоритма функционального и схемы функциональной. Проведено сравнение микросхем различных типов: транзисторно-транзисторной логики (ТТЛ) и эмиттерно-связанной логики (ЭСЛ) и выбор необходимых микросхем К500ИП179 и К500ИП181 для реализации устройства с максимальным быстродействием. Рассмотрены основные характеристики узлов базового логического элемента ИС К500 и принципиальной электрической схемы. К работе прилагается необходимый графический материал. СПИСОК ЛИТЕРАТУРЫ Каган Б.М. Электронные вычислительные машины и системы. М.: Энергоатомиздат, 1991. Потемкин И.С. Функциональные узлы цифровой автоматики. М.: Энергоатомиздат, 1988. Пухальский Г.И., Новосельцева Т.Я. Проектирование дискретных устройств на интегральных микросхемах. Справочник. М.: Радио и связь, 1990. Савельев А. Я. Прикладная теория цифровых автоматов. М.: Высшая школа, 1987. Схемотехника ЭВМ/Под ред. Г.Н.Соловьева. М.: Высшая школа, 1995. Токхейм Р. Основы цифровой электроники. М.: МИР, 1988. Усатенко С.Т., Каченюк Т.К., Терехова М.В. Выполнение электрических схем по ЕСКД. М.: Изд-во стандартов, 1989. 1 2 Работа на этой странице представлена для Вашего ознакомления в текстовом (сокращенном) виде. Для того, чтобы получить полностью оформленную работу в формате Word, со всеми сносками, таблицами, рисунками, графиками, приложениями и т.д., достаточно просто её СКАЧАТЬ.  |
|
Банк готовых работ
Форма заказа
Скачать работу
экономические  Copyright © refbank.ru 2005-2024
Все права на представленные на сайте материалы принадлежат refbank.ru. Перепечатка, копирование материалов без разрешения администрации сайта запрещено. |
|